5G时代封装技术的创新与应用探索

技术交流|Technical exchange|Technical exchange|

2024-10-31 18:20:16 805

5G时代的到来使通信系统的工作频段进入毫米波范围，这对毫米波器件的封装提出了新的挑战。5G系统需要将射频、模拟、数字功能以及无源器件等多种系统组件集成在一个封装模块内，这正体现了异质异构集成的特征。在所有的异质异构集成方案中，2.5D/3D系统级封装（SiP）因其高度集成性被视为解决5G系统封装的重要突破口。本文将重点探讨基于SiP的未来5G封装发展，尤其是2.5D/3D SiP技术和备受关注的Chiplet技术。同时，文章将分析适用于5G毫米波器件的系统级封装解决方案，包括合适的基板材料和先进的封装技术。最后，针对5G天线模块的封装，介绍片上天线与封装天线两种解决方案。

引言

5G与4G 和长期演进技术( Long Term Evolution,LTE)相比,在数据传输速率、容量、延迟、带宽等性能指标上都有了大幅度的提升.根据第三代合作伙伴组织(Third Generation Partner Organization.3GPP)给出的规范5G主要有两个频段即FR1(450~6000 MHZ)和 FR2(24 250~52 600 MHZ)5G的出现将通信系统的工作频率推入了太赫兹波段.毫米波频率范围内的工作需求,给 5G 通信器件的封装带来了一系列的挑战.5G系统的封装需要将射频、模拟、数字功能和无源器件以及其他系统组件集成在一个模块中.然而,使用系统级芯片技术(System of Chip,SoC)来实现 5G 器件的封装是十分困难的,因为逻辑、内存I/O、RF 等模块很难在单一制程中实现.并且基于SoC 技术的无源器件值非常低这会增加高频下器件的损耗.克服这一问题的办法就是使用封装技术将异质材料的无源器件集成在靠近有源器件的位置上.由此可见5G器件的封装要求十分符合异质异构集成的特征.除小型化要求外.5G 芯片信号频率增加所带来的传输损失以及发热量大的问题也不容忽视.这些问题不仅需要从封装结构层面解决,也需要对封装材料以及封装布线、互连等做出规范.此外,5G 无线通信系统需要更高集成度的无线电解决方案,包括先进的相控阵雷达天线和收发器前端技术以支持高辐射功率和大的信噪比以及波束成形、宽范围的仰角和方位角扫描.由于天线元件的尺寸和间距以及波长有关,与 4G 的离散天线不同在 5G封装中封装集成天线成为了可能.实现毫米波天线阵列有多种选择.而具体的技术方案还需要根据需求进行权衡.本文针对 5G 时代的毫米波器件封装存在的一系列问题将首先介绍可用于解决 5G 及后代毫米波通信芯片封装问题的异质异构集成技术.随后将对用于毫米波大功率器件封装的基板材料以及互连方案进行探讨.最后介绍毫米波器件天线阵列封装的两种技术方案。

异质异构集成技术

毫米波异质异构集成技术可将基于 GaAs、GaN等新型半导体材料的高性能毫米波有源器件以及射频( Radio Frequency,RF)微电子机械系统(Micro-ElectroMechanical System,MEMS)和无源器件、硅基电路模块通过异质生长或者异质键合等方式集成为一个具有完整功能的二维或者三维集成电路,充分发挥异种材料/异种结构器件的优势.而想要通过 SOC 技术在一块芯片上实现上述全部模块的功能无疑是十分困难的,且毫米波 SOC 芯片的高损耗问题也不可忽视.目前的手机厂商为了减小器件尺寸纷纷尝毫米波 SoC 的设计,如华为、联发科等企业均已实现5G 和6 GHz 以下 SoC 芯片的设计然而对于 5G 高频段以及未来 6G 而言,SoC 的发展难上加难而异质异构集成技术下的系统级封装(System in PackageSiP)则被认为是解决 5G 毫米波器件封装的最佳解决方案.

从原理上看,目前的异质异构集成方法主要有异质外延生长、外延层转移、晶圆集成以及小芯片组装等7,其中后面两种的实现难度较低,也更适应毫米波器件.在封装技术的发展方向.目前异质异构集成的实现方案上出现了 SiP 等先进封装形式,而实现方法上则具有传统的引线键合(Wire Bond) 以及晶圆级封装(Wafer Lever Package)、倒装 (Filp Chip)、凸点(Bumping)、2.5D 封装、3D 封装等一系列先进封装技术.

本节将对异质异构集成技术路线下的 SiP 封装进行详细介绍,并对基于小芯片技术(Chiplet)的 SiP封装进行论述.而封装技术相关的内容则会放到后续章节.

2.1

系统级封装(SiP)

2.1.1 SiP 概述

在这里首先要搞清楚 SiP 在封装中的层次从微系统的集成方式上来看,微系统的实现方式主要有SoC、SiP 以及封装系统(System of Package,SoP)SoC 是基于单片的集成,Si 是基于多芯片的封装集成,而 SoP 则是基于封装的系统集成.三者的层次是由低到高的,也就是说,在 SiP 中可以出现 SOC 集成的芯片,在 SoP 中也会包含多个 SiP 器件我们可以认为,SiP 是处在芯片与整机系统间的功能器件的封装SiP 是将多个具有不同功能的有源电子器件和可以选择的无源器件,以及诸如 MEMS 或者光学器件等其他的器件,组装为可以提供多种功能的单个标准封装器件,形成一个系统或者子系统.siP 的封装特征与 5G 毫米波器件封装的要求十分相符.现在所说的 SiP 技术是在 2000 年左右出现的各种 SiP尤其是射频部分.在移动领域被广泛应用.2.5D/3D 形式的 SiP 封装被认为是未来发展的重点方向,因为这是后摩尔时代突破摩尔定律下器件尺寸的一个重要突破口.

2.1.2 SiP 在5G器件中的应用趋势

5G 技术的发展,会将电子产业带人一个新的领域.由于 5G 技术的先进性,将会使电子产品的性能获得极大的提升.与此同时,人们也需要在这之中获得便利,即这些电子产品要具有较高的便携性.以手机为例,从最早的智能手机时代开始,每次发售的新手机都引人了一些新的功能,比如双卡双待、指纹识别多摄像头、移动支付、人脸识别等新功能,这些都增加了手机的耗电量.但是以现有的技术,大幅度增加钾电池的电量密度是难以实现的.这就要求系统级封装和模组化技术的发展.以此来实现手机的外观轻薄和减小功耗.SiP从封装和组装为切入点以高精度的表面贴装技术(Surface Mounted Technology,SMT) 和先进封装技术,将若干裸芯片和微型的无源器件进行高度的集成化,并成为微型化的高性能组件，成熟运用 SiP 技术可以加快 5G 技术的研发过程.也可以极大程度上简化电子产品的制造流程.为人们的生活带来更多便利.

未来满足 5G 器件的功能性、小型化、可靠性以及成本效益要求根据 Inan Ndip 等人的总结SiP的架构以及封装材料和互连必须满足以下要求.

(1) 性能需求.如电磁兼容性、信号完整性、电源完整性、高增益的天线阵列、高品质因数的无源器件.

(2)可靠性要求5G 器件的 SiP 结构必须充分考虑到散热性能以及热稳定性,并且要尽可能杜绝正常使用过程中的热机械可靠性问题.

(3)小型化要求SiP 必须能够使未来的 5G 器件小型化,从而能够达到随时集成到其他组件/模块上的目的.

(4) 成本要求.在满足使用要求的前提下,SiP 应该尽可能降低成本.

对于上述几个问题,除了从封装材料以及组装方法上着手,从工艺和结构上进行考虑也是必要的.例如,在工艺上可以利用面板级封装工艺制作 SiP,同时制作数百个 5G 模块,分摊成本从结构方面考虑,为了满足 5G 器件小型化要求以及高性能的要求就必须使SiP 脱离传统的二维层面,逐渐向着2.5D SiP,特别是 3D SiP 的方向进发此外较为先进的双面 SiP也在 5G 及之后的高频毫米波器件的封装中得到了用武之地,双面SiP 不需要使用中介层(interposer)来实现 SiP,从而能够在保证小型化和提高集成度的同时降低成本.

2.1.3 2.5D SiP 与3D SiP

在后摩尔时代,垂直堆叠封装被视为延续摩尔定律的重要举措,多芯片垂直堆叠常见的就是 2.5D和 3D 封装封装技术的逐渐发展使得芯片的封装形式由传统的单芯片封装发展至 2D 多芯片封装但是随着对封装密度需求的进一步增加,想要再提升封装密度就必须在垂直方向上下功夫.硅通孔(ThroughSilicon Via.TSV) 技术的出现使芯片的垂直堆叠成为了可能,由此诞生了 2.5D 和3D 封装技术严格来说,只有 3D 封装实现了多芯片在垂直方向上的堆誉而 2.5D 封装使将多个芯片平行排列在中介层上,因其封装密度大于传统 2D 封装但小于3D 封装特将其称为 2.5D 封装图1为 2.5D 和3D 封装结构示意图.

图1 2.5DSiP 和3D SiP 的封装结构示意图

2.5D 封装一般要借助硅中介层(Silicon Inter-poser),裸片(Die) 被平行放置在中介层的顶部,中介层充当芯片与基板的桥梁,能够为系统提供更多的I/O 宽带。中介层是一种由硅和有机材料组成的硅基板,它承担着传递电信号的作用,是裸片与印刷电路板(PCB)之间的桥梁.裸片一般是通过微凸块(Microbumps) 与中介层的布线层连接,而中介层则通过锡球与下层基板相连.中介层的上下导通则一般通过 TSV 等手段实现3D 封装则是将具有 TSV 结构的裸片垂直堆叠从而实现纵向的集成.3D 封装的裸片通过微凸块甚至无凸块相连,由于 TSV 沿着芯片垂直方向以最短的路径传输信号.因此.3D 封装能够实现更快的信号传输和更高的带宽。

与 2.5D 封装相比3D 封装不需要使用中介层减小了成本,且具有更高的集成度,满足 5G 器件集成的小型化和降低成本的要求,是一个极佳的解决方案.尽管3D 封装可以被认为是最先进的 IC 封装形式,但它存在严重的可靠性和测试问题.且对于大功率的 5G 器件来说该问题尤为突出,芯片和互连密度较高的有限暴露区域加剧了散热和机械可靠性问题此外,可靠性测试方法的缺乏是另一个需要克服的挑战.目前也有很多学者针对 3D 封装的可靠性问题进行研究例如,Lian 等人应用模拟方法对3D SiP结构直流电阻和寄生电感进行电学比较对 Theta-JA进行热比较并对3D SiP 封装结构进行翘曲比较此外,他们还建立了典型的可靠性测试(温度循环测试高温储存寿命测试、无偏高加速应力测试),以验证3D SiP 结构在未来物联网/可穿戴和 5G 设备应用中的应用.他们的工作完成了封装级的可靠性测试项目,并且展示了3D SiP架构的可行性应用.

需要声明的是,即使 3D 较 25D 封装更能满足小型化和成本要求,但是由于 2.5D 的可靠性很高,更适用于大批量制造.究竟选择哪一种形式还要根据具体需求进行权衡.可预见的是,未来 5G 及后代毫米波器件的封装必是以 3D 形式为主。

2.1.4 双面SiP

在5G低于6GHz器件封装的方案中较先进的双面SiP 获得运用与普通单面SiP 相比双面SiP 可以进一步提高系统的集成度,减小封装尺寸,并提高系统性能.双面 SiP 是一种热封装解决方案,采用了双面 SMT 和双面成型来缩小整个模块的尺寸.双面SiP 简化了 PKG I/O 计数提高了电源效率减小了噪声排放.从电集成的角度来看,双面 SiP 由于较短的信号传输路径可以获得比其他并排倒装芯片 SiP 结构更好的电性能:从热性能来看,高热解决方案可提高24%~38%双面SiP 模块可以为 5G封装提供一种先进的解决方案,以解决 5G 器件的性能、可靠性、尺寸和成本的需求。

双面 SiP 模型与单面模型相比,可以允许在一个小的模型上面出现更多模块,其固然增大了封装空间的利用率,但是由于散热路径的重叠,其散热性能是不得忽视的一个问题.针对双面 SiP 结构的散热问题,Chen 等人使用红外相机和热电偶分析与比较了单/双面 SiP 模块的热性能.为了改善双面 SiP 的散热,该团队设计了以下几个措施:(1) 单面封装用焊球连接 PCB,而双面封装用铜球连接,由于铜的导热系数高于焊料,因此,它可以帮助快速传热;(2) 暴露模具,即高温不应包裹在聚合物材料中,且把填充物(Underfill)放在模块和 PCB 之间的间隙中;(3)另一个重要的改进是 PCB 设计的替代.增加 PCB 上的散热孔和散热路径,增加 PCB 的铜含量如此以来,经改进后的双面 SiP 散热得到了改善,且接近于单面 SiP此外,他们建立的利用模拟的方法进行了相同的测试图 2 为该团队建立的单面 SiP 和双面 SiP的模型模拟结果与试验结果最大误差在 8.4% 以内,且模拟结果表明.当基板增加了更多的铜后,热性能大大改善并且在模块与PCB间填充Underfi11后模块与基板间形成了流畅的热路径。

图2 两种 SiP 模型示意图

另一方面,双面SiP具有更高的元件集成密度更紧密的间距设计规则以此来适应小的形状因子，异质集成、低成本和高电气性能.较高的被动厚度会导致结构不平衡,可能会引起翘曲问题.Ma等人9针对未来5G 移动应用的可行性,采用双面成型工艺设计了双面 SiP 结构,其集成了双面SiP 顶部的许多无源元件,并通过SMT组装底部的SoC芯片由球栅阵列(BGA)球和环氧树脂模塑料包围.这双面SiP结果能够将整个包装尺寸缩小约35%.针对结构的翘曲等问题,他们对封装单元的翘曲进行了模拟以进行环氧模塑化合物的选择.之后,他们又使用 DOE(实验设计)研究来验证后成型的翘曲性能,并且 DOE也被用于找出合适的激光烧蚀工艺参数,从而达到指定的 BGA 球形焊料突起.随后,设计好的双面 SiP 结构被进行了一系列典型的可靠性测试,包括温度循环测试、高温存储测试、无偏压HAST(加速老化试验)双面SiP结构通过了所有可靠性测试,他们的设计思路为之后的研究人员提供了极大的借鉴意义。

双面SiP技术是未来5G器件封装的最佳解决方案,特别是双面2.5D/3DSiP封装已备受研究者以及产业工程师的青睐.5G以及后续的6G时代,毫米波器件的双面SiP开发将朝着更大集成度、更小封装尺寸方向迈进,展望未来,双面SiP的发展道路上还有许多问题需要解决,散热与翘曲只是其中一个方面,芯片间的隔离以及电磁干扰问题仍然等着我们解决。

2.2

基于Chiplet的系统级封装

Chiplet 又被称为芯粒或者小芯片,与目前市场主流的SoC技术相反,Chiplet是将一块功能完善且集成度很高的裸片拆分成多个小芯片,再利用SiP技术将其组合到一起,形成一个系统级芯片.Chiplet带有很强的异质异构集成的特征,它也被看作是后摩尔时代解决摩尔定律失效的一个很有前景的方法,目前,随着工艺节点的发展,芯片制造的成本、设计周期和复杂性的急剧上升正促使行业将重点放在Chiplet上,它允许不同制程制造的芯片组合在一起,并在不同的项目中重复使用,这有助于降低设计过程中的成本,并提高产量.

美国国防部高级研究计划局(DARPA)在2017年推出的CHIPS计划(通用异构集成和IP复用战略)试图将小芯片推向战略统一和生态建设的水平在DARPA的规划中,小芯片涉及来自不同公司、不同工艺节点、不同半导体材料、不同信号类型(即波、电子、光子,甚至微机电系统)的具有不同功能的芯片.因此,小芯片技术旨在支持新生态和应用系统中的巨大技术路线图。

Chiplet的优势主要体现在技术要求,成本以及商业化等方面.相比于SoC,Chiplet将系统级芯片进行了拆分,降低了功能高度集成带来的设计和制造要求.且Chiplet的生产形式使其能够支持特殊功能的定向定制,从而能够避免市场狭窄的问题,并且Chiplet 大大缩减了制造周期以及研发投入,能够更好地平衡生产成本问题.Chiplet最大的特点在于IP复用,这有助于实现芯片设计产业链细分.如此以来,片设计行业就可逐渐打破几家独大的局面,小型芯片设计公司也将从中获益,从长期发展角度来看,这是十分利于技术的竞争与发展的.

可以预见,Chiplet技术在5G毫米波器件的系统级封装中也将大有可为.然而,Chiplet的进一步发展需要使Chiplet接口必须达成一致,接口和协议的设计必须考虑与制造工艺和封装技术相匹配、系统集成和扩展的要求.此外,不同领域的小芯片的相关性能指标也至关重要。

目前,Chiplet 技术已成功应用于工业领域,尤其是具有高端技术和研究能力的公司.HBM存储器是Chiplet技术最早的成果应用.随后,在现场可编程门阵列(FPGA)相关领域,Intel推出了基于小Chiplet 技术的 AgilexFPGA 产品.这些产品使用 3D 封装技术来实现异构芯片集成.在高性能CPU 芯片领域AMD引人了Zen2架构,将I0组件和处理器核心分离为多个 Chiplet,以进行进一步的按需集成.在网络领域,Intel的 Tofno2 芯片具有 12.8T的切换能力,这通过Chiplet实现,它将交换逻辑芯片与高速SerDes芯片集成在一起.此外,AMD、高通等芯片设计龙头也在逐步布局Chiplet产业,在国内,中兴等企业也开始探索Chiplet,并逐步跟上世界龙头企业步伐。

基板材料

针对散热、信号分布、电源及信号完整性、热可靠性等一系列问题,5G器件模块的SiP封装主要有3个基本技术问题:(1)封装的结构及方案;(2)高频高性能基板材料;(3)多功能芯片组件的组装及互连本节主要强调适用于 5G SiP 封装的基板材料.

封装基板提供其上各种电路元件之间的布线或互连.目前应用于5G器件封装的基板材料主要有:低损耗层压板(Low-loss Laminates)、低温共烧陶瓷(Low Temperature Co-fired Ceramic,LTCC)和玻璃(Glass).根据异构集成线路图(Heterogeneous Inter-gration Roadmap),表1比较了玻璃、LTCC、环氧玻璃布层压板(FR4)以及液晶高分子(LCP)与硅(Si)的材料特性,可以看出4种衬底与硅之间都有很大的热膨胀系数(Coefficient of Thermal Expansion,CTE)失配,因此,在封装过程中充分考虑焊点可靠性以及Underfill的使用都是必要的,但是具体使用何种基底技术还需要根据制造成本、可靠性要求、热性能、电性能等要素进行抉择.除此之外,晶圆级封装(Wafer-level Packaging,WLP)提供了一种不需要基底材料的封装选择.关于晶圆级封装将在下一节中进行详细描述.

表1 基底材料的比较

3.1

低损耗层压板

典型的多层低损耗层压板如图3所示,它由一个或多个嵌入到其他层压板或者堆叠膜之间的低损耗介电层以及上下层压的粘接层、层压板、金属层等组成.内部介电层必须在工作频率下具有低损耗,还应该足够薄以实现高电容密度和最小化封装高度液晶聚合物(LCP)或聚四氟乙烯(PTFE)等低损耗有机物的出现逐渐取代环氧树脂作为中间的介电层。因为它们的损耗角正切可以解决环氧树脂较大的损耗正切问题.此外,由于在层压温度下的稳定性和高剥离强度,聚酰亚胺的可加工性可能优于LCP.SiO填充的碳氢化合物一般被用作外层的粘接层和堆积层,以提供刚性、低吸湿性和低的Z轴CTE,从而确保使用的可靠性,外层的表面金属化被用作形成可靠焊点的屏障.Cu作为表面金属被认为是不利的,因为它快速氧化并与焊料反应形成具有不期望的电学和物理性质的脆性金属间化合物.Ni是一种出色的阻挡金属,并涂有超薄金,以防止相邻焊点桥接.表面金属一般是电镀镍和亚锡、硬金、软金以及化学镀镍和浸金。

图3 一种典型的多层低损耗层压板示意图

面向5G封装基板用层压板,一些学者针对介电层展开了一系列研究,总体目标是实现低损耗传输的 PCB材料需要具有低Dk(介电常数)和低Df(耗散因子).Yamamoto 等人为 5G 封装开发了一种双马来酰亚胺和三嗪(BT)树脂材料,并展示了 BT层压板的优异性能,也证实了所开发的BT复合材料具有比先前BT复合材料更低的Dk和Df,并且在高温或高湿度条件下显示出足够的稳定性.但是这种 BT树脂仍未实现比 LCP 更低的Dk和Df,Lai 等人研究了预处理技术对LCP多层层压板电路性能的影响,与微蚀刻和黑化工艺相比,褐变工艺对信号完整性有定影响,导致损耗的减小,信号衰减较弱.因此,建议在高频和高速印刷电路板层压的预处理工艺中使用褐变工艺.

3.2

低温共烧陶瓷(LTCC)

与其他材料相比,陶瓷具有更宽的相对介电常数范围和更好的机械稳定性,使其成为滤波器、谐振器介质天线和其他相关设备的首选材料.并且,5G6G通信技术的最新发展证实了LTCC技术在集成天线中的关键作用.LTCC是一种多层集成技术,因其容易实现内埋置元器件和多层布线方便实现小型化以及高频化设计而多用于多层电子封装行业LTCC 用于5G 封装基板材料具有如下优势:

(1)低的损耗角正切,这意味着它是高质量因子无源器件RF应用的潜在候选者.

(2)低的CTE是其与硅具有良好的CTE匹配保证了互连的可靠性.

3)高熔点保证了应用于5G等大功率器件过程中的热稳定性.

(4)高电阻率使其能够不额外产生导电损耗(5)高的杨氏模量使其大大降低了翘曲的风险LTCC 堆叠具有多层布线的特征,它的结构包括了陶瓷介电层以及穿越陶瓷介电层的导电迹线和过孔.图4是LTCC无芯材(Core)堆叠封装结构的示意图.

图4 LTCC封装基板示意图

由于LTCC在5G封装方面的优势,目前已针对其开展了较多的研究工作.在LTCC材料制备方面,Wang 等人将不同比例的 B,O 和 CuO 混合物引人 LTMN 陶瓷中,以实现陶瓷较低的烧结温度,制备了 LTCC陶瓷,并对其微波介电性能、微观结构烧结特性和结构演变进行了全面的研究.结果表明.BC的加人可以将 LTMN试样的烧结温度降低到790℃,而微波介电性能没有明显下降.此外,他们也证明了 BC掺杂的 LTMN陶瓷与Ag之间具有良好的化学相,从而证实 BC 掺杂的 LTMN 陶瓷是一种很有前途的 5G LTCC 材料.Li等人制备了 Zn-Ni共改性的

微波介电陶瓷,并通过改变Zn/Ni的比例详细研究了Zn/Ni 比对相结构、微观结构和微波介电性能的影响.该研究获得了单相的

陶瓷,并且证实ZnNi比例的变化对晶格参数、致密化和微观结构产生了显著影响.制备的陶瓷的最佳组成在品格参数、致密、

和

范围内表现出优异的微波介电性能,有望进行 LTCC 应用.

LTCC结构为多层堆叠提供了无与伦比的设计灵活性.它允许堆叠大量的电介质和金属层,并分布堆叠和交错的通孔,这些特性对于垂直配置下的低损耗网络的设计非常有吸引力.Liu等人基于LTCC提出了一种适用于毫米波频率和5G应用的高效孔径馈电介质谐振器天线阵列,该阵列是在单个LTCC工艺中制造的.天线阵列由16个圆柱形DR天线(CDRA)元件组成,对封装阵列的性能测量结果表明在28.72GHz下,阻抗带宽为9.81%,最大实现增益为15.68 dBi,效率为88%.Chou等人提出了一种通过 LTCC 工艺制造的端射双极化辐射的紧凑封装天线(AP)结构.他们通过将水平金属带状线耦合偶极子与垂直磁电单极子集成到多层结构中以实现紧凑性来实现双极化.巧妙地将AP在天线之间的空腔中实现了垂直过孔和水平带状线,以提高隔离和偏振纯度.该AiP已经在用户设备(UE)应用中的端射高增益和波束控制方面进行了数值检验.原型在26.5~29.5GHz范围内显示出低于-25 dB的良好隔离,并与全波模拟一致.

3.3

玻璃

玻璃基板材料具有优越的尺寸稳定性、大面积低成本面板的可用性、形成细间距通孔的能力、对温度和湿度的稳定性,以及与扇形封装中使用的硅和模具化合物相比具有较低的介电损耗等优点,基于玻璃基板的封装正在成为实现毫米波器件中滤波器等无源器件封装的十分具有竞争性的基板选择对象.

玻璃一般被用于封装内部的芯材通过将堆积材料堆叠在其上配以铜迹线形成的金属化布线层从而组成一块封装基板,图5是这种玻璃基板的一种典型结构,另一种结构是将玻璃基板作为嵌入式封装的基板材料,它将芯片嵌入到玻璃中,如图6所示.之后玻璃被平坦化,然后在芯片的有源侧形成堆积层，并利用微孔将其直接与焊盘相连,这种结构支持嵌人式无源器件、多个芯片和天线,以及连接到PWB的 BGA 接口,线宽可以低至2um,以满足新兴的重布线层(ReDistribution Layer,RDL)需求.

图5 玻璃基板示意图

图6 嵌入芯片式玻璃基板示意图

在几种基板技术中,LTCC 的高制造成本和差的可扩展性限制了其在大型面板中的可用性.低损耗层压板尽管在成本和扩展性方面具有优势,但面板规模的翘曲和可靠性问题使其在可加工性方面存在不足.而玻璃基板由于具有更接近硅的CTE以及低的表明粗糙度等特点展示出了强大的竞争力.ALi等人在超薄玻璃基板上实现了用于RF前端模块中的小型化双工器的封装集成.制备的双工器具有低插入损耗、低电压驻波比(VSWR)、高阻带抑制高选择性、高隔离以及易于集成的优点,并且这些双工器占地面积小,电气性能好,被证明是5G 异构集成和毫米波RF前端器件的理想候选者.Watanabe等人首次在面板级超薄玻璃基板上实现了芯片嵌入式毫米波集成模块的封装,他们的目的是降低芯片到封装的损耗.为了证明嵌入芯片式玻璃基板对 5G 器件封装的好处,他们使用了基于C4凸块的倒装芯片技术对互连损耗进行了基准测试.电性能测试结果表明,与具有C4凸块的倒装芯片组装方法相比,具有玻璃衬底的芯片嵌入结构导致从芯片到天线的插入损耗降低了3倍.目前一些企业也在生产基于玻璃基板的封装形式,例如Samtec和Unimicron,但是在玻璃基板的应用方面仍需克服由玻璃的性质而导致的脆性或坚固性以及处理困难等问题.

互连方式

SiP涉及到许多互连情况,例如芯片与芯片、芯片与基板以及基板和PCB之间,互连保证了电信号的传递,事关信号传输以及封装整体的稳定性,传统的封装互连方法主要是引线键合以及微焊点连接随着对封装集成度要求的增加,逐渐出现了倒装、晶圆级封装、硅通孔等一系列先进封装互连技术.本节主要介绍2.5D/3DSiP所需的互连技术.

4.1

倒装连接

基于封装密度的提高以及信号传输路径的考量，倒装芯片技术在电子封装中得到了各种应用.与传统的引线键合相反,在倒装芯片封装中,硅芯片的有源侧面朝下,并通过焊点或凸块连接到基板,如此以来减小了单个芯片的占地尺寸,并且大大缩短了信号传输路径与引线键合相比,倒装芯片在输入/输出密度、电气性能、尺寸、生产成本和热性能方面无疑更具优势.

在技术要求上面,倒装芯片封装带来的主要挑战是由于焊料凸块、硅芯片和有机衬底之间的CTE不匹配而导致的热机械应力积聚,随着电子设备的持续使用,芯片封装的互连焊点会经历热循环,最终会导致疲劳或电气故障.这种CTE失配问题有两种解决思路:焊料成分人手和通过底部填充(Underfill)工艺解决.锡铅焊料是电子封装中常用的焊点材料尽管Pb和富含Pb的金具有凸块焊料最理想的特性之一,但是鉴于环境保护问题,含铅焊料逐渐被摈弃.目前对于无铅钎料的研究大多集中于寻找共晶锡铅合金的替代材料上.目前常用的无铅焊料为富Sn合金焊料,比较受青睐的有Sn-Ag和Sn-Ag-Cu 系合金.通常,为了改善焊点机械性能和稳定性,心片和基底之间的狭窄间隙填充有UUnderfill流体,Underfill一般是环氧树脂与熔融二氧化硅填料的均匀混合物,它将重新分配热机械应力,使其远离互连,在固化后,填充凸块阵列间隙的Underfill将化学硬化以形成封装凸块的保护层.

4.2

晶圆级封装

传统的封装发生在晶圆被切片之后,而晶圆级封装是对晶圆先封装后切片.晶圆级封装的优势是大大减小了封装的尺寸,使其能够与裸片尺寸一致,从而达成芯片封装小型化、轻量化的目标.此外,晶圆级封装通过重布线层(RDL)将裸片上的接口引出,因此,相较于普通封装工艺,晶圆级封装减少了一层基板的使用.晶圆级封装又可分为扇入型晶圆封装(Fan-in WLP)和扇出型晶圆封装(Fan-out WLP)两种,如图7所示,二者的区别在于RDL上的I/O数量是否超出裸片面积范围.对扇人型晶圆级封装来说,I/O 分布不超过芯片的覆盖面积,因此,裸片面积占据了封装面积的 100%.随着需求的增加,芯片所需的I/O 接口数量增多,扇人型品圆级封装所能支持的I/O 接口有限,因此,需要 RDL将 I/O扩展到裸片面积以外,这就是扇出型晶圆封装.

图7 扇入型和扇出型晶圆封装示意图

4.2.1 RDL 技术

无论是扇人型还是扇出型晶圆级封装,RDL技术在其中都是不可或缺的,RDL将IO接口重新排布,并将信号传递至焊点(Solder).RDL是在晶圆表面沉积金属层和绝缘层形成相应的金属布线图案,采用高分子薄膜材料和ACu金属化布线对芯片的I/O焊盘重新布局成面阵分布形式,将其延伸到更为宽松的区域来植锡球.在2.5D封装的Interposer中RDL也发挥着作用.可以说,在先进封装中,RDL发挥着很重要的作用。

为了提高焊点的可靠性,对 RDL进行精心的设计是必要的.RDL改进的思路之一是在焊料和硅芯片之间添加一个缓冲层,例如有研究者设计了一种聚合物上焊点结构,如图8所示.可以看到,RDL上方和下方都有两个介电层,这将提高互连强度,因为聚合物介电层可以使芯片和PCB之间的应力得到缓冲.此外,RDL提升的另一个思路是RDL与焊点材料配合,共同来提高互连的可靠性

图8 聚合物上焊点结构的RDL示意图

4.2.2扇出型晶圆级封装

扇出型晶圆封装可以调整RDL来适应大数量接口的需求,并且其封装尺寸也更小,这些特征有助于封装结构的热性能和电性能.扇出型晶圆级封装的这种特点使其在5G毫米波器件的封装中广受关注.

嵌人式品圆BGA(eWLB)是扇出式晶圆级封装最著名的应用.英飞凌首次报道了扇出晶圆级封装(Fan-out Wafer-level Package,FOWLP)技术及其eWLB,并提出了天线集成封装.eWLB 具有扇出型封装的所有优点,例如小的封装面积、允许大数量I/O接口、功能性更强等特点.但是对于5G集成天线封装来说,eWLB只有单面RDL,这限制了天线的设计.设计双面 RDL的扇出型晶圆封装是十分必要的.eWLB的提出之始并未受到重视,因为彼时的芯片 I/O数量一般小于500,再布线的线宽线间距也相对较大,且随着先进封装技术的发展,扇入型晶圆级封装已能够达成需求.但是随着5G 时代的到来,对封装的要求进一步提高,扇出型品圆级封装开始走上舞台中央.2016年,台积电在先进封装技术上近十年的技术沉淀,开发出了集成扇出型(Integrated Fan-Out,InFO)封装技术,这项技术被苹果成功应用于苹果iPhone7系列手机的应用处理器.这之后,苹果的每一代产品均采用InFO技术.集成扇出型封装技术的优势在于可省去载板,综合成本较传统的叠层封装(Package on Package,PoP)降低约 2~3 成以上,节省芯片封装的成本,并可应用于手机AP或其他RF电源管理 IC等大量应用场景.台积电的成功将扇出式晶圆级封装重新带回人们视野,各大厂商也开始着力布局扇出型封装.

4.3

硅通孔(TSV)技术

TSV在垂直封装堆叠中具有着广泛应用,它在三维先进封装的飞快发展中功不可没.在3D封装中堆叠芯片之间通过TSV互连,使电信号得以导通,在2.5D封装中尽管没有出现芯片堆叠,但是TSV是2.5D 封装所需的 Interposer 的必要技术.TSV 的诞生让垂直堆叠多个芯片成为可能,它是通过硅通道垂直穿过组成堆栈的不同芯片或不同层实现不同功能芯片集成的先进封装技术.TSV主要通过铜等导电物质的填充完成硅通孔的垂直电气互连,减小信号延迟,降低电容、电感,实现芯片的低功耗、高速通信,增加带宽和实现器件集成的小型化需求.TSV提供了硅片内部垂直方向的电互连.

按硅基底至TSV中心来分,TSV有3个部分,即介电层、阻挡层和填充物.金属填充TSV需要介电层以与周围的Si基底充分电隔离.介电层的工艺要求包括良好的台阶覆盖率和均匀性、无漏电流、低应力、更高的击穿电压等.用于介电层的材料通常是 SiO2,、Si3N4.紧挨着介电层的是阻挡层,以防止Cu原子在需要 400 ℃ 温度的退火过程中从 Cu TSV扩散.此外,阻挡层充当介电层和Cu层之间的粘附层，用作阻挡层的常见材料是Ti、Ta、TiN 和 TaN.TSV的中心区域则是导电填充物,通常是Cu、多晶硅、W 等导电物质.

在技术实现方面,TSV形成技术主要有激光钻孔、Bosch 深度反应离子刻蚀、低温深度反应离子刻蚀以及各种湿化学刻蚀的方法.在这些方法中,Bosch深度反应离子刻蚀(即博世工艺)是目前应用最多的方法.根据TSV的制造流程,又可将TSV分为先通孔(TSV-first)、中通孔(TSV-middle)以及后通孔(TSV-last).由于每种 TSV 在制造流程中所处的位置不同,其用途以及填充材料也具有显著差异例如,先通孔是在互补金属氧化物半导体(CMOS)工艺开始之前形成 TSV,为了在随后的高温CMOS工艺中生存下来,多晶硅是通孔填充的导电材料的选择.中通孔是在CMOS 工艺之后,但在互连层之前形成 TSV,在不需要在高温CMOS 工艺中生存的情况下,可以使用铜来填充通孔,以利用其电气性能.但是当铜的 CTE 和高纵横比孔中的铜孔镀层中的空隙引起关注时,钨(W)和钼(Mo)中通孔填充也是选择.最后一种是在半导体品圆工艺完成后形成TSV.由于典型的后通 TSV 是大尺寸的,因此,Cu是典型的通径填充材料.

4.4

天线封装的解决方案

近些年来,由于 5G 技术的发展,低时延、高速率大容量万物互联等要求对智能手机等5G运用场景提出了很大的挑战.天线方面,5G 毫米波在传输过程中极易损耗,如何减小路径损耗、如何实现高速率大容量的传输以及如何在缩小天线尺寸的同时提高功效等问题亟待解决,传统的天线采用分离式封装策略,然而在高频下,天线和射频芯片的分离封装面临着互连损耗过大和集成密度低的问题,这就导致系统性能下降,难以实现未来通信的大规模系统集成.天线和RF前端器件的共同设计和共同封装,封装天线(Antenna in Package,AiP)、片上天线(Antenna on Chip,AoC)等天线的集成封装方案被广泛认为是毫米波及以上波段通信系统的可行解决方案.

4.5

封装天线(AiP)

AiP技术是将一元或多元天线集成到封装内部天线技术,其典型方案是采用集成电路封装工艺AiP 依靠 3D 封装技术,大大缩短了馈线长度,从而降低了互连损耗,提高了系统电源效率.AiP的优点在于它在单独的基板上实现,独立于RF芯片,且该基板可以专门用于辐射元件及其馈线,也可以充当收发器组件和异构集成的封装.

总的来看,AiP有两种结构:一种是倒装芯片结构,一种是嵌入式芯片结构.倒装芯片结构中,芯片采用倒装技术被与基板一侧连接,而天线阵列被布置在基板的另一侧.嵌入式芯片结构中,芯片嵌入基板内部,而天线阵列被布置在基板一层.由此可见,AiP 技术的关键在于先进封装互连技术与基板材料的选择这两方面内容已在上文中阐述,在此不再赘述.

目前,AiP正被广泛应用于毫米波器件,被认为是未来毫米波天线封装的最佳解决方案.Gu等人在基站用有机层压基板的AiP方面取得了开创性进展他们设计了一个包括64个阵列嵌入式天线的芯片AiP.天线阵列在Tx模式和±40°扫描范围下,等效全向辐射功率(EIRP)超过50dBm.在产业化应用方面目前一些企业,包括IBM、Intel、Samsung等均已开始将 AiP 作为其产品的天线封装方案.

4.6

片上天线(AoC)

片上天线是采用片上金属化连线工艺集成制作的天线.AoC 技术与 AiP技术最根本的区别在于,芯片上天线没有与射频电路(RF)封装在一起,所以射频电路不存在任何形式的互联,天线自己的功能结构基于单个模块上.其次,与 AiP相比,AoC 更小,只有几平方毫米.然而,AoC的缺陷在于,对于硅基AoC 而言,衬底的高介电常数和低电阻率严重降低了匹配带宽和辐射效率.

有研究者提出了一种亚太赫兹应用的硅基高增益AoC技术,高增益是通过使用孔径馈送机构激励天线来实现的.对天线的测试结果表明,所提出的片上天线在0.290~0.316THz范围内的反射系数小于-10dB,最高增益和辐射效率分别为11.71dBi和70.8%.由于 AoC 技术难度上的问题,目前 AoC是天线封装研究较少的一个方向.基于此,有学者提出并演示了一种基于聚酰亚胺层的片上天线,该天线工作在 0.600~0.622THz的太赫兹区域的高频带上.有研究人员指出,在100GHz~1THz的频率下,AoC将是天线封装的一个有吸引力的选择方案.以此来看,对于适用于未来更高频段的毫米波AoC技术的成熟化,仍任重道远.

结束语

(1)5G毫米波向下要兼容 4G、3G等,向上要扩展频率,还需要满足低时延、高通率等特点,这是对封装技术的一次巨大挑战.在封装方案方面,SiP可以实现不同材料、不同工艺模块/组件的异质异构集成,是解决 5G 毫米波器件封装的最具前景的方案.

(2)2.5D/3DSiP封装的高度集成化是未来5G系统器件发展的重要方向.此外,基于Chiplet的SiP 技术可将功能拆分成小芯片,降低制造难度,其IP重用的特征使其十分具有发展价值.

(3)在封装基板方面,目前已有LTCC、玻璃基板以及低损耗层压板,这些基板各有优势.此外,基于RDL的晶圆级封装也提供了一种无基板方案.在封装互连层面,传统的引线键合已不满足未来小尺寸高集成封装的要求,未来的5G系统封装互连技术将以倒装、TSV、基于 RDL的扇出型封装为主.

(4)天线是5G毫米波器件的重要组成部分,目前有AoC和AiP两种具有潜力的天线封装解决方案.由于AoC的难度问题,目前对毫米波天线的研究主要侧重于 AiP技术.但是两种技术各有千秋,具体使用还需根据实际需求权衡.

总而言之,先进封装技术在后摩尔时代已被视为改善集成电路性能的一大重要方向.目前,毫米波器件的3DSiP封装仍未完全实现.在未来,广大的研究者、工程师们还需深耕于此.

免责声明：本文采摘自微电子学与计算机，本文仅代表作者个人观点，不代表金航标及行业观点，只为转载与分享，支持保护知识产权，转载请注明原出处及作者，如有侵权请联系我们删除。

上一篇：: 每日一品——Kinghelm金航标高性能双极性维瓦第天线KH-6G-0H-08：引领6G技术革命

下一篇：: 每日一品——Kinghelm金航标电池连接器KH-BS2430-1：精准引领工业自动化新时代，萨科微全球代理商招募共绘新蓝图

技术交流

5G时代封装技术的创新与应用探索

客服QQ1707931422

客服QQ
1707931422